| Author | Tokens | Token Proportion | Commits | Commit Proportion |
|---|---|---|---|---|
| Mauro Carvalho Chehab | 3879 | 99.85% | 2 | 40.00% |
| Palash Bandyopadhyay | 3 | 0.08% | 1 | 20.00% |
| Ruslan Pisarev | 2 | 0.05% | 1 | 20.00% |
| Sakari Ailus | 1 | 0.03% | 1 | 20.00% |
| Total | 3885 | 5 |
/* * Driver for the Conexant CX25821 PCIe bridge * * Copyright (C) 2009 Conexant Systems Inc. * Authors <shu.lin@conexant.com>, <hiep.huynh@conexant.com> * * This program is free software; you can redistribute it and/or modify * it under the terms of the GNU General Public License as published by * the Free Software Foundation; either version 2 of the License, or * (at your option) any later version. * * This program is distributed in the hope that it will be useful, * but WITHOUT ANY WARRANTY; without even the implied warranty of * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the * * GNU General Public License for more details. */ #ifndef __CX25821_REGISTERS__ #define __CX25821_REGISTERS__ /* Risc Instructions */ #define RISC_CNT_INC 0x00010000 #define RISC_CNT_RESET 0x00030000 #define RISC_IRQ1 0x01000000 #define RISC_IRQ2 0x02000000 #define RISC_EOL 0x04000000 #define RISC_SOL 0x08000000 #define RISC_WRITE 0x10000000 #define RISC_SKIP 0x20000000 #define RISC_JUMP 0x70000000 #define RISC_SYNC 0x80000000 #define RISC_RESYNC 0x80008000 #define RISC_READ 0x90000000 #define RISC_WRITERM 0xB0000000 #define RISC_WRITECM 0xC0000000 #define RISC_WRITECR 0xD0000000 #define RISC_WRITEC 0x50000000 #define RISC_READC 0xA0000000 #define RISC_SYNC_ODD 0x00000000 #define RISC_SYNC_EVEN 0x00000200 #define RISC_SYNC_ODD_VBI 0x00000006 #define RISC_SYNC_EVEN_VBI 0x00000207 #define RISC_NOOP 0xF0000000 /***************************************************************************** * ASB SRAM *****************************************************************************/ #define TX_SRAM 0x000000 /* Transmit SRAM */ /*****************************************************************************/ #define RX_RAM 0x010000 /* Receive SRAM */ /***************************************************************************** * Application Layer (AL) *****************************************************************************/ #define DEV_CNTRL2 0x040000 /* Device control */ #define FLD_RUN_RISC 0x00000020 /* ***************************************************************************** */ #define PCI_INT_MSK 0x040010 /* PCI interrupt mask */ #define PCI_INT_STAT 0x040014 /* PCI interrupt status */ #define PCI_INT_MSTAT 0x040018 /* PCI interrupt masked status */ #define FLD_HAMMERHEAD_INT (1 << 27) #define FLD_UART_INT (1 << 26) #define FLD_IRQN_INT (1 << 25) #define FLD_TM_INT (1 << 28) #define FLD_I2C_3_RACK (1 << 27) #define FLD_I2C_3_INT (1 << 26) #define FLD_I2C_2_RACK (1 << 25) #define FLD_I2C_2_INT (1 << 24) #define FLD_I2C_1_RACK (1 << 23) #define FLD_I2C_1_INT (1 << 22) #define FLD_APB_DMA_BERR_INT (1 << 21) #define FLD_AL_WR_BERR_INT (1 << 20) #define FLD_AL_RD_BERR_INT (1 << 19) #define FLD_RISC_WR_BERR_INT (1 << 18) #define FLD_RISC_RD_BERR_INT (1 << 17) #define FLD_VID_I_INT (1 << 8) #define FLD_VID_H_INT (1 << 7) #define FLD_VID_G_INT (1 << 6) #define FLD_VID_F_INT (1 << 5) #define FLD_VID_E_INT (1 << 4) #define FLD_VID_D_INT (1 << 3) #define FLD_VID_C_INT (1 << 2) #define FLD_VID_B_INT (1 << 1) #define FLD_VID_A_INT (1 << 0) /* ***************************************************************************** */ #define VID_A_INT_MSK 0x040020 /* Video A interrupt mask */ #define VID_A_INT_STAT 0x040024 /* Video A interrupt status */ #define VID_A_INT_MSTAT 0x040028 /* Video A interrupt masked status */ #define VID_A_INT_SSTAT 0x04002C /* Video A interrupt set status */ /* ***************************************************************************** */ #define VID_B_INT_MSK 0x040030 /* Video B interrupt mask */ #define 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***************************************************************************** */ #define VID_H_INT_MSK 0x040090 /* Video H interrupt mask */ #define VID_H_INT_STAT 0x040094 /* Video H interrupt status */ #define VID_H_INT_MSTAT 0x040098 /* Video H interrupt masked status */ #define VID_H_INT_SSTAT 0x04009C /* Video H interrupt set status */ /* ***************************************************************************** */ #define VID_I_INT_MSK 0x0400A0 /* Video I interrupt mask */ #define VID_I_INT_STAT 0x0400A4 /* Video I interrupt status */ #define VID_I_INT_MSTAT 0x0400A8 /* Video I interrupt masked status */ #define VID_I_INT_SSTAT 0x0400AC /* Video I interrupt set status */ /* ***************************************************************************** */ #define VID_J_INT_MSK 0x0400B0 /* Video J interrupt mask */ #define VID_J_INT_STAT 0x0400B4 /* Video J interrupt status */ #define VID_J_INT_MSTAT 0x0400B8 /* Video J interrupt masked status */ #define VID_J_INT_SSTAT 0x0400BC /* Video J interrupt set status */ #define FLD_VID_SRC_OPC_ERR 0x00020000 #define FLD_VID_DST_OPC_ERR 0x00010000 #define FLD_VID_SRC_SYNC 0x00002000 #define FLD_VID_DST_SYNC 0x00001000 #define FLD_VID_SRC_UF 0x00000200 #define FLD_VID_DST_OF 0x00000100 #define FLD_VID_SRC_RISC2 0x00000020 #define FLD_VID_DST_RISC2 0x00000010 #define FLD_VID_SRC_RISC1 0x00000002 #define FLD_VID_DST_RISC1 0x00000001 #define FLD_VID_SRC_ERRORS (FLD_VID_SRC_OPC_ERR | FLD_VID_SRC_SYNC | FLD_VID_SRC_UF) #define FLD_VID_DST_ERRORS (FLD_VID_DST_OPC_ERR | FLD_VID_DST_SYNC | FLD_VID_DST_OF) /* ***************************************************************************** */ #define AUD_A_INT_MSK 0x0400C0 /* Audio Int interrupt mask */ #define AUD_A_INT_STAT 0x0400C4 /* Audio Int interrupt status */ #define AUD_A_INT_MSTAT 0x0400C8 /* Audio Int interrupt masked status */ #define AUD_A_INT_SSTAT 0x0400CC /* Audio Int interrupt set status */ /* ***************************************************************************** */ #define AUD_B_INT_MSK 0x0400D0 /* Audio Int interrupt mask */ #define AUD_B_INT_STAT 0x0400D4 /* Audio Int interrupt status */ #define AUD_B_INT_MSTAT 0x0400D8 /* Audio Int interrupt masked status */ #define AUD_B_INT_SSTAT 0x0400DC /* Audio Int interrupt set status */ /* ***************************************************************************** */ #define AUD_C_INT_MSK 0x0400E0 /* Audio Int interrupt mask */ #define AUD_C_INT_STAT 0x0400E4 /* Audio Int interrupt status */ #define AUD_C_INT_MSTAT 0x0400E8 /* Audio Int interrupt masked status */ #define AUD_C_INT_SSTAT 0x0400EC /* Audio Int interrupt set status */ /* ***************************************************************************** */ #define AUD_D_INT_MSK 0x0400F0 /* Audio Int interrupt mask */ #define AUD_D_INT_STAT 0x0400F4 /* Audio Int interrupt status */ #define AUD_D_INT_MSTAT 0x0400F8 /* Audio Int interrupt masked status */ #define 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DMA Current Ptr : Ch#5 */ /* ***************************************************************************** */ #define DMA6_PTR1 0x100014 /* DMA Current Ptr : Ch#6 */ /* ***************************************************************************** */ #define DMA7_PTR1 0x100018 /* DMA Current Ptr : Ch#7 */ /* ***************************************************************************** */ #define DMA8_PTR1 0x10001C /* DMA Current Ptr : Ch#8 */ /* ***************************************************************************** */ #define DMA9_PTR1 0x100020 /* DMA Current Ptr : Ch#9 */ /* ***************************************************************************** */ #define DMA10_PTR1 0x100024 /* DMA Current Ptr : Ch#10 */ /* ***************************************************************************** */ #define DMA11_PTR1 0x100028 /* DMA Current Ptr : Ch#11 */ /* ***************************************************************************** */ #define DMA12_PTR1 0x10002C /* DMA Current Ptr : Ch#12 */ /* ***************************************************************************** */ #define DMA13_PTR1 0x100030 /* DMA Current Ptr : Ch#13 */ /* ***************************************************************************** */ #define DMA14_PTR1 0x100034 /* DMA Current Ptr : Ch#14 */ /* ***************************************************************************** */ #define DMA15_PTR1 0x100038 /* DMA Current Ptr : Ch#15 */ /* ***************************************************************************** */ #define DMA16_PTR1 0x10003C /* DMA Current Ptr : Ch#16 */ /* ***************************************************************************** */ #define DMA17_PTR1 0x100040 /* DMA Current Ptr : Ch#17 */ /* ***************************************************************************** */ #define DMA18_PTR1 0x100044 /* DMA Current Ptr : Ch#18 */ /* ***************************************************************************** */ #define DMA19_PTR1 0x100048 /* DMA Current Ptr : Ch#19 */ /* ***************************************************************************** */ #define DMA20_PTR1 0x10004C /* DMA Current Ptr : Ch#20 */ /* ***************************************************************************** */ #define DMA21_PTR1 0x100050 /* DMA Current Ptr : Ch#21 */ /* ***************************************************************************** */ #define DMA22_PTR1 0x100054 /* DMA Current Ptr : Ch#22 */ /* ***************************************************************************** */ #define DMA23_PTR1 0x100058 /* DMA Current Ptr : Ch#23 */ /* ***************************************************************************** */ #define DMA24_PTR1 0x10005C /* DMA Current Ptr : Ch#24 */ /* ***************************************************************************** */ #define DMA25_PTR1 0x100060 /* DMA Current Ptr : Ch#25 */ /* ***************************************************************************** */ #define DMA26_PTR1 0x100064 /* DMA Current Ptr : Ch#26 */ /* ***************************************************************************** */ #define DMA1_PTR2 0x100080 /* DMA Tab Ptr : Ch#1 */ /* ***************************************************************************** */ #define DMA2_PTR2 0x100084 /* DMA Tab Ptr : Ch#2 */ /* ***************************************************************************** */ #define DMA3_PTR2 0x100088 /* DMA Tab Ptr : Ch#3 */ /* ***************************************************************************** */ #define DMA4_PTR2 0x10008C /* DMA Tab Ptr : Ch#4 */ /* ***************************************************************************** */ #define DMA5_PTR2 0x100090 /* DMA Tab Ptr : Ch#5 */ /* ***************************************************************************** */ #define DMA6_PTR2 0x100094 /* DMA Tab Ptr : Ch#6 */ /* ***************************************************************************** */ #define DMA7_PTR2 0x100098 /* DMA Tab Ptr : Ch#7 */ /* ***************************************************************************** */ #define DMA8_PTR2 0x10009C /* DMA Tab Ptr : Ch#8 */ /* ***************************************************************************** */ #define DMA9_PTR2 0x1000A0 /* DMA Tab Ptr : Ch#9 */ /* ***************************************************************************** */ #define DMA10_PTR2 0x1000A4 /* DMA Tab Ptr : Ch#10 */ /* ***************************************************************************** */ #define DMA11_PTR2 0x1000A8 /* DMA Tab Ptr : Ch#11 */ /* ***************************************************************************** */ #define DMA12_PTR2 0x1000AC /* DMA Tab Ptr : Ch#12 */ /* ***************************************************************************** */ #define DMA13_PTR2 0x1000B0 /* DMA Tab Ptr : Ch#13 */ /* ***************************************************************************** */ #define DMA14_PTR2 0x1000B4 /* DMA Tab Ptr : Ch#14 */ /* ***************************************************************************** */ #define DMA15_PTR2 0x1000B8 /* DMA Tab Ptr : Ch#15 */ /* ***************************************************************************** */ #define DMA16_PTR2 0x1000BC /* DMA Tab Ptr : Ch#16 */ /* ***************************************************************************** */ #define DMA17_PTR2 0x1000C0 /* DMA Tab Ptr : Ch#17 */ /* ***************************************************************************** */ #define DMA18_PTR2 0x1000C4 /* DMA Tab Ptr : Ch#18 */ /* ***************************************************************************** */ #define DMA19_PTR2 0x1000C8 /* DMA Tab Ptr : Ch#19 */ /* ***************************************************************************** */ #define DMA20_PTR2 0x1000CC /* DMA Tab Ptr : Ch#20 */ /* ***************************************************************************** */ #define DMA21_PTR2 0x1000D0 /* DMA Tab Ptr : Ch#21 */ /* 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***************************************************************************** */ #define DMA26_CNT2 0x1001E4 /* DMA Table Size : Ch#26 */ /* ***************************************************************************** */ /* ITG */ /* ***************************************************************************** */ #define TM_CNT_LDW 0x110000 /* Timer : Counter low */ /* ***************************************************************************** */ #define TM_CNT_UW 0x110004 /* Timer : Counter high word */ /* ***************************************************************************** */ #define TM_LMT_LDW 0x110008 /* Timer : Limit low */ /* ***************************************************************************** */ #define TM_LMT_UW 0x11000C /* Timer : Limit high word */ /* ***************************************************************************** */ #define GP0_IO 0x110010 /* GPIO output enables data I/O */ #define FLD_GP_OE 0x00FF0000 /* GPIO: GP_OE output enable */ #define FLD_GP_IN 0x0000FF00 /* GPIO: GP_IN status */ #define FLD_GP_OUT 0x000000FF /* GPIO: GP_OUT control */ /* ***************************************************************************** */ #define GPIO_ISM 0x110014 /* GPIO interrupt sensitivity mode */ #define FLD_GP_ISM_SNS 0x00000070 #define FLD_GP_ISM_POL 0x00000007 /* ***************************************************************************** */ #define SOFT_RESET 0x11001C /* Output system reset reg */ #define FLD_PECOS_SOFT_RESET 0x00000001 /* ***************************************************************************** */ #define MC416_RWD 0x110020 /* MC416 GPIO[18:3] pin */ #define MC416_OEN 0x110024 /* Output enable of GPIO[18:3] */ #define MC416_CTL 0x110028 /* ***************************************************************************** */ #define ALT_PIN_OUT_SEL 0x11002C /* Alternate GPIO output select */ #define FLD_ALT_GPIO_OUT_SEL 0xF0000000 /* 0 Disabled <-- default */ /* 1 GPIO[0] */ /* 2 GPIO[10] */ /* 3 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control */ #define VID_DST_E_DMA_CTL 0x130440 /* Video E DMA control */ #define VID_DST_F_DMA_CTL 0x130540 /* Video F DMA control */ #define VID_DST_G_DMA_CTL 0x130640 /* Video G DMA control */ #define VID_DST_H_DMA_CTL 0x130740 /* Video H DMA control */ #define FLD_VID_RISC_EN 0x00000010 #define FLD_VID_FIFO_EN 0x00000001 /* ***************************************************************************** */ #define VID_DST_A_VIP_CTL 0x130080 /* Video A VIP control */ #define VID_DST_B_VIP_CTL 0x130180 /* Video B VIP control */ #define VID_DST_C_VIP_CTL 0x130280 /* Video C VIP control */ #define VID_DST_D_VIP_CTL 0x130380 /* Video D VIP control */ #define VID_DST_E_VIP_CTL 0x130480 /* Video E VIP control */ #define VID_DST_F_VIP_CTL 0x130580 /* Video F VIP control */ #define VID_DST_G_VIP_CTL 0x130680 /* Video G VIP control */ #define VID_DST_H_VIP_CTL 0x130780 /* Video H VIP control */ /* ***************************************************************************** */ #define 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