| Author | Tokens | Token Proportion | Commits | Commit Proportion |
|---|---|---|---|---|
| Peter Griffin | 1658 | 67.92% | 3 | 42.86% |
| Andre Draszik | 394 | 16.14% | 2 | 28.57% |
| Tudor-Dan Ambarus | 389 | 15.94% | 2 | 28.57% |
| Total | 2441 | 7 |
/* SPDX-License-Identifier: (GPL-2.0-only OR BSD-2-Clause) */ /* * Copyright (C) 2023 Linaro Ltd. * Author: Peter Griffin <peter.griffin@linaro.org> * * Device Tree binding constants for Google gs101 clock controller. */ #ifndef _DT_BINDINGS_CLOCK_GOOGLE_GS101_H #define _DT_BINDINGS_CLOCK_GOOGLE_GS101_H /* CMU_TOP PLL */ #define CLK_FOUT_SHARED0_PLL 1 #define CLK_FOUT_SHARED1_PLL 2 #define CLK_FOUT_SHARED2_PLL 3 #define CLK_FOUT_SHARED3_PLL 4 #define CLK_FOUT_SPARE_PLL 5 /* CMU_TOP MUX */ #define CLK_MOUT_PLL_SHARED0 6 #define CLK_MOUT_PLL_SHARED1 7 #define CLK_MOUT_PLL_SHARED2 8 #define CLK_MOUT_PLL_SHARED3 9 #define CLK_MOUT_PLL_SPARE 10 #define CLK_MOUT_CMU_BO_BUS 11 #define CLK_MOUT_CMU_BUS0_BUS 12 #define CLK_MOUT_CMU_BUS1_BUS 13 #define CLK_MOUT_CMU_BUS2_BUS 14 #define CLK_MOUT_CMU_CIS_CLK0 15 #define CLK_MOUT_CMU_CIS_CLK1 16 #define CLK_MOUT_CMU_CIS_CLK2 17 #define CLK_MOUT_CMU_CIS_CLK3 18 #define CLK_MOUT_CMU_CIS_CLK4 19 #define CLK_MOUT_CMU_CIS_CLK5 20 #define CLK_MOUT_CMU_CIS_CLK6 21 #define CLK_MOUT_CMU_CIS_CLK7 22 #define CLK_MOUT_CMU_CMU_BOOST 23 #define CLK_MOUT_CMU_BOOST_OPTION1 24 #define CLK_MOUT_CMU_CORE_BUS 25 #define CLK_MOUT_CMU_CPUCL0_DBG 26 #define CLK_MOUT_CMU_CPUCL0_SWITCH 27 #define CLK_MOUT_CMU_CPUCL1_SWITCH 28 #define CLK_MOUT_CMU_CPUCL2_SWITCH 29 #define CLK_MOUT_CMU_CSIS_BUS 30 #define CLK_MOUT_CMU_DISP_BUS 31 #define CLK_MOUT_CMU_DNS_BUS 32 #define CLK_MOUT_CMU_DPU_BUS 33 #define CLK_MOUT_CMU_EH_BUS 34 #define CLK_MOUT_CMU_G2D_G2D 35 #define CLK_MOUT_CMU_G2D_MSCL 36 #define CLK_MOUT_CMU_G3AA_G3AA 37 #define CLK_MOUT_CMU_G3D_BUSD 38 #define CLK_MOUT_CMU_G3D_GLB 39 #define CLK_MOUT_CMU_G3D_SWITCH 40 #define CLK_MOUT_CMU_GDC_GDC0 41 #define CLK_MOUT_CMU_GDC_GDC1 42 #define CLK_MOUT_CMU_GDC_SCSC 43 #define CLK_MOUT_CMU_HPM 44 #define CLK_MOUT_CMU_HSI0_BUS 45 #define CLK_MOUT_CMU_HSI0_DPGTC 46 #define CLK_MOUT_CMU_HSI0_USB31DRD 47 #define CLK_MOUT_CMU_HSI0_USBDPDBG 48 #define CLK_MOUT_CMU_HSI1_BUS 49 #define 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#define CLK_DOUT_CMU_BUS0_BUS 79 #define CLK_DOUT_CMU_BUS1_BUS 80 #define CLK_DOUT_CMU_BUS2_BUS 81 #define CLK_DOUT_CMU_CIS_CLK0 82 #define CLK_DOUT_CMU_CIS_CLK1 83 #define CLK_DOUT_CMU_CIS_CLK2 84 #define CLK_DOUT_CMU_CIS_CLK3 85 #define CLK_DOUT_CMU_CIS_CLK4 86 #define CLK_DOUT_CMU_CIS_CLK5 87 #define CLK_DOUT_CMU_CIS_CLK6 88 #define CLK_DOUT_CMU_CIS_CLK7 89 #define CLK_DOUT_CMU_CORE_BUS 90 #define CLK_DOUT_CMU_CPUCL0_DBG 91 #define CLK_DOUT_CMU_CPUCL0_SWITCH 92 #define CLK_DOUT_CMU_CPUCL1_SWITCH 93 #define CLK_DOUT_CMU_CPUCL2_SWITCH 94 #define CLK_DOUT_CMU_CSIS_BUS 95 #define CLK_DOUT_CMU_DISP_BUS 96 #define CLK_DOUT_CMU_DNS_BUS 97 #define CLK_DOUT_CMU_DPU_BUS 98 #define CLK_DOUT_CMU_EH_BUS 99 #define CLK_DOUT_CMU_G2D_G2D 100 #define CLK_DOUT_CMU_G2D_MSCL 101 #define CLK_DOUT_CMU_G3AA_G3AA 102 #define CLK_DOUT_CMU_G3D_BUSD 103 #define CLK_DOUT_CMU_G3D_GLB 104 #define CLK_DOUT_CMU_G3D_SWITCH 105 #define CLK_DOUT_CMU_GDC_GDC0 106 #define CLK_DOUT_CMU_GDC_GDC1 107 #define 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