| Author | Tokens | Token Proportion | Commits | Commit Proportion |
|---|---|---|---|---|
| Greg Ungerer | 3972 | 97.62% | 21 | 77.78% |
| Steven King | 79 | 1.94% | 4 | 14.81% |
| Alan Cox | 17 | 0.42% | 1 | 3.70% |
| Greg Kroah-Hartman | 1 | 0.02% | 1 | 3.70% |
| Total | 4069 | 27 |
/* SPDX-License-Identifier: GPL-2.0 */ /****************************************************************************/ /* * m53xxsim.h -- ColdFire 5329 registers */ /****************************************************************************/ #ifndef m53xxsim_h #define m53xxsim_h /****************************************************************************/ #define CPU_NAME "COLDFIRE(m53xx)" #define CPU_INSTR_PER_JIFFY 3 #define MCF_BUSCLK (MCF_CLK / 3) #include <asm/m53xxacr.h> #define MCFINT_VECBASE 64 #define MCFINT_UART0 26 /* Interrupt number for UART0 */ #define MCFINT_UART1 27 /* Interrupt number for UART1 */ #define MCFINT_UART2 28 /* Interrupt number for UART2 */ #define MCFINT_I2C0 30 /* Interrupt number for I2C */ #define MCFINT_QSPI 31 /* Interrupt number for QSPI */ #define MCFINT_FECRX0 36 /* Interrupt number for FEC */ #define MCFINT_FECTX0 40 /* Interrupt number for FEC */ #define MCFINT_FECENTC0 42 /* Interrupt number for FEC */ #define MCF_IRQ_UART0 (MCFINT_VECBASE + MCFINT_UART0) #define MCF_IRQ_UART1 (MCFINT_VECBASE + MCFINT_UART1) #define MCF_IRQ_UART2 (MCFINT_VECBASE + MCFINT_UART2) #define MCF_IRQ_FECRX0 (MCFINT_VECBASE + MCFINT_FECRX0) #define MCF_IRQ_FECTX0 (MCFINT_VECBASE + MCFINT_FECTX0) #define MCF_IRQ_FECENTC0 (MCFINT_VECBASE + MCFINT_FECENTC0) #define MCF_IRQ_I2C0 (MCFINT_VECBASE + MCFINT_I2C0) #define MCF_IRQ_QSPI (MCFINT_VECBASE + MCFINT_QSPI) #define MCF_WTM_WCR 0xFC098000 /* * Define the 532x SIM register set addresses. */ #define MCFSIM_IPRL 0xFC048004 #define MCFSIM_IPRH 0xFC048000 #define MCFSIM_IPR MCFSIM_IPRL #define MCFSIM_IMRL 0xFC04800C #define MCFSIM_IMRH 0xFC048008 #define MCFSIM_IMR MCFSIM_IMRL #define MCFSIM_ICR0 0xFC048040 #define MCFSIM_ICR1 0xFC048041 #define MCFSIM_ICR2 0xFC048042 #define MCFSIM_ICR3 0xFC048043 #define MCFSIM_ICR4 0xFC048044 #define MCFSIM_ICR5 0xFC048045 #define MCFSIM_ICR6 0xFC048046 #define MCFSIM_ICR7 0xFC048047 #define MCFSIM_ICR8 0xFC048048 #define MCFSIM_ICR9 0xFC048049 #define MCFSIM_ICR10 0xFC04804A #define MCFSIM_ICR11 0xFC04804B /* * Some symbol defines for the above... */ #define MCFSIM_SWDICR MCFSIM_ICR0 /* Watchdog timer ICR */ #define MCFSIM_TIMER1ICR MCFSIM_ICR1 /* Timer 1 ICR */ #define MCFSIM_TIMER2ICR MCFSIM_ICR2 /* Timer 2 ICR */ #define MCFSIM_UART1ICR MCFSIM_ICR4 /* UART 1 ICR */ #define MCFSIM_UART2ICR MCFSIM_ICR5 /* UART 2 ICR */ #define MCFSIM_DMA0ICR MCFSIM_ICR6 /* DMA 0 ICR */ #define MCFSIM_DMA1ICR MCFSIM_ICR7 /* DMA 1 ICR */ #define MCFSIM_DMA2ICR MCFSIM_ICR8 /* DMA 2 ICR */ #define MCFSIM_DMA3ICR MCFSIM_ICR9 /* DMA 3 ICR */ #define MCFINTC0_SIMR 0xFC04801C #define MCFINTC0_CIMR 0xFC04801D #define MCFINTC0_ICR0 0xFC048040 #define MCFINTC1_SIMR 0xFC04C01C #define MCFINTC1_CIMR 0xFC04C01D #define MCFINTC1_ICR0 0xFC04C040 #define MCFINTC2_SIMR (0) #define MCFINTC2_CIMR (0) #define MCFINTC2_ICR0 (0) #define MCFSIM_ICR_TIMER1 (0xFC048040+32) #define MCFSIM_ICR_TIMER2 (0xFC048040+33) /* * Define system peripheral IRQ usage. */ #define MCF_IRQ_TIMER (64 + 32) /* Timer0 */ #define MCF_IRQ_PROFILER (64 + 33) /* Timer1 */ /* * UART module. */ #define MCFUART_BASE0 0xFC060000 /* Base address of UART1 */ #define MCFUART_BASE1 0xFC064000 /* Base address of UART2 */ #define MCFUART_BASE2 0xFC068000 /* Base address of UART3 */ /* * FEC module. */ #define MCFFEC_BASE0 0xFC030000 /* Base address of FEC0 */ #define MCFFEC_SIZE0 0x800 /* Size of FEC0 region */ /* * QSPI module. */ #define MCFQSPI_BASE 0xFC05C000 /* Base address of QSPI */ #define MCFQSPI_SIZE 0x40 /* Size of QSPI region */ #define MCFQSPI_CS0 84 #define MCFQSPI_CS1 85 #define MCFQSPI_CS2 86 /* * Timer module. */ #define MCFTIMER_BASE1 0xFC070000 /* Base address of TIMER1 */ #define MCFTIMER_BASE2 0xFC074000 /* Base address of TIMER2 */ #define MCFTIMER_BASE3 0xFC078000 /* Base address of TIMER3 */ #define MCFTIMER_BASE4 0xFC07C000 /* Base address of TIMER4 */ /********************************************************************* * * Reset Controller Module * *********************************************************************/ #define MCF_RCR 0xFC0A0000 #define MCF_RSR 0xFC0A0001 #define MCF_RCR_SWRESET 0x80 /* Software reset bit */ #define MCF_RCR_FRCSTOUT 0x40 /* Force external reset */ /* * Power Management */ #define MCFPM_WCR 0xfc040013 #define MCFPM_PPMSR0 0xfc04002c #define MCFPM_PPMCR0 0xfc04002d #define MCFPM_PPMSR1 0xfc04002e #define MCFPM_PPMCR1 0xfc04002f #define MCFPM_PPMHR0 0xfc040030 #define MCFPM_PPMLR0 0xfc040034 #define MCFPM_PPMHR1 0xfc040038 #define MCFPM_LPCR 0xec090007 /* * The M5329EVB board needs a help getting its devices initialized * at kernel start time if dBUG doesn't set it up (for example * it is not used), so we need to do it manually. */ #ifdef __ASSEMBLER__ .macro m5329EVB_setup movel #0xFC098000, %a7 movel #0x0, (%a7) #define CORE_SRAM 0x80000000 #define CORE_SRAM_SIZE 0x8000 movel #CORE_SRAM, %d0 addl #0x221, %d0 movec %d0,%RAMBAR1 movel #CORE_SRAM, %sp addl #CORE_SRAM_SIZE, %sp jsr sysinit .endm #define PLATFORM_SETUP m5329EVB_setup #endif /* __ASSEMBLER__ */ /********************************************************************* * * Chip Configuration Module (CCM) * *********************************************************************/ /* Register read/write macros */ #define MCF_CCM_CCR 0xFC0A0004 #define MCF_CCM_RCON 0xFC0A0008 #define MCF_CCM_CIR 0xFC0A000A #define MCF_CCM_MISCCR 0xFC0A0010 #define MCF_CCM_CDR 0xFC0A0012 #define MCF_CCM_UHCSR 0xFC0A0014 #define MCF_CCM_UOCSR 0xFC0A0016 /* Bit definitions and macros for MCF_CCM_CCR */ #define MCF_CCM_CCR_RESERVED (0x0001) #define MCF_CCM_CCR_PLL_MODE (0x0003) #define MCF_CCM_CCR_OSC_MODE (0x0005) #define MCF_CCM_CCR_BOOTPS(x) (((x)&0x0003)<<3|0x0001) #define MCF_CCM_CCR_LOAD (0x0021) #define MCF_CCM_CCR_LIMP (0x0041) #define MCF_CCM_CCR_CSC(x) (((x)&0x0003)<<8|0x0001) /* Bit definitions and macros for MCF_CCM_RCON */ #define MCF_CCM_RCON_RESERVED (0x0001) #define MCF_CCM_RCON_PLL_MODE (0x0003) #define MCF_CCM_RCON_OSC_MODE (0x0005) #define MCF_CCM_RCON_BOOTPS(x) (((x)&0x0003)<<3|0x0001) #define MCF_CCM_RCON_LOAD (0x0021) #define MCF_CCM_RCON_LIMP (0x0041) #define MCF_CCM_RCON_CSC(x) (((x)&0x0003)<<8|0x0001) /* Bit definitions and macros for MCF_CCM_CIR */ #define MCF_CCM_CIR_PRN(x) (((x)&0x003F)<<0) #define MCF_CCM_CIR_PIN(x) (((x)&0x03FF)<<6) /* Bit definitions and macros for MCF_CCM_MISCCR */ #define MCF_CCM_MISCCR_USBSRC (0x0001) #define MCF_CCM_MISCCR_USBDIV (0x0002) #define MCF_CCM_MISCCR_SSI_SRC (0x0010) #define MCF_CCM_MISCCR_TIM_DMA (0x0020) #define MCF_CCM_MISCCR_SSI_PUS (0x0040) #define MCF_CCM_MISCCR_SSI_PUE (0x0080) #define MCF_CCM_MISCCR_LCD_CHEN (0x0100) #define MCF_CCM_MISCCR_LIMP (0x1000) #define MCF_CCM_MISCCR_PLL_LOCK (0x2000) /* Bit definitions and macros for MCF_CCM_CDR */ #define MCF_CCM_CDR_SSIDIV(x) (((x)&0x000F)<<0) #define MCF_CCM_CDR_LPDIV(x) (((x)&0x000F)<<8) /* Bit definitions and macros for MCF_CCM_UHCSR */ #define MCF_CCM_UHCSR_XPDE (0x0001) #define MCF_CCM_UHCSR_UHMIE (0x0002) #define MCF_CCM_UHCSR_WKUP (0x0004) #define MCF_CCM_UHCSR_PORTIND(x) (((x)&0x0003)<<14) /* Bit definitions and macros for MCF_CCM_UOCSR */ #define MCF_CCM_UOCSR_XPDE (0x0001) #define MCF_CCM_UOCSR_UOMIE (0x0002) #define MCF_CCM_UOCSR_WKUP (0x0004) #define MCF_CCM_UOCSR_PWRFLT (0x0008) #define MCF_CCM_UOCSR_SEND (0x0010) #define MCF_CCM_UOCSR_VVLD (0x0020) #define MCF_CCM_UOCSR_BVLD (0x0040) #define MCF_CCM_UOCSR_AVLD (0x0080) #define MCF_CCM_UOCSR_DPPU (0x0100) #define MCF_CCM_UOCSR_DCR_VBUS (0x0200) #define MCF_CCM_UOCSR_CRG_VBUS (0x0400) #define MCF_CCM_UOCSR_DRV_VBUS (0x0800) #define MCF_CCM_UOCSR_DMPD (0x1000) #define MCF_CCM_UOCSR_DPPD (0x2000) #define MCF_CCM_UOCSR_PORTIND(x) (((x)&0x0003)<<14) /********************************************************************* * * FlexBus Chip Selects (FBCS) * *********************************************************************/ /* Register read/write macros */ #define MCF_FBCS0_CSAR 0xFC008000 #define MCF_FBCS0_CSMR 0xFC008004 #define MCF_FBCS0_CSCR 0xFC008008 #define MCF_FBCS1_CSAR 0xFC00800C #define MCF_FBCS1_CSMR 0xFC008010 #define MCF_FBCS1_CSCR 0xFC008014 #define MCF_FBCS2_CSAR 0xFC008018 #define MCF_FBCS2_CSMR 0xFC00801C #define MCF_FBCS2_CSCR 0xFC008020 #define MCF_FBCS3_CSAR 0xFC008024 #define MCF_FBCS3_CSMR 0xFC008028 #define MCF_FBCS3_CSCR 0xFC00802C #define MCF_FBCS4_CSAR 0xFC008030 #define MCF_FBCS4_CSMR 0xFC008034 #define MCF_FBCS4_CSCR 0xFC008038 #define MCF_FBCS5_CSAR 0xFC00803C #define MCF_FBCS5_CSMR 0xFC008040 #define MCF_FBCS5_CSCR 0xFC008044 /* Bit definitions and macros for MCF_FBCS_CSAR */ #define MCF_FBCS_CSAR_BA(x) ((x)&0xFFFF0000) /* Bit definitions and macros for MCF_FBCS_CSMR */ #define MCF_FBCS_CSMR_V (0x00000001) #define MCF_FBCS_CSMR_WP (0x00000100) #define MCF_FBCS_CSMR_BAM(x) (((x)&0x0000FFFF)<<16) #define MCF_FBCS_CSMR_BAM_4G (0xFFFF0000) #define MCF_FBCS_CSMR_BAM_2G (0x7FFF0000) #define MCF_FBCS_CSMR_BAM_1G (0x3FFF0000) #define MCF_FBCS_CSMR_BAM_1024M (0x3FFF0000) #define MCF_FBCS_CSMR_BAM_512M (0x1FFF0000) #define MCF_FBCS_CSMR_BAM_256M (0x0FFF0000) #define MCF_FBCS_CSMR_BAM_128M (0x07FF0000) #define MCF_FBCS_CSMR_BAM_64M (0x03FF0000) #define MCF_FBCS_CSMR_BAM_32M (0x01FF0000) #define MCF_FBCS_CSMR_BAM_16M (0x00FF0000) #define MCF_FBCS_CSMR_BAM_8M (0x007F0000) #define MCF_FBCS_CSMR_BAM_4M (0x003F0000) #define MCF_FBCS_CSMR_BAM_2M (0x001F0000) #define MCF_FBCS_CSMR_BAM_1M (0x000F0000) #define MCF_FBCS_CSMR_BAM_1024K (0x000F0000) #define MCF_FBCS_CSMR_BAM_512K (0x00070000) #define MCF_FBCS_CSMR_BAM_256K (0x00030000) #define MCF_FBCS_CSMR_BAM_128K (0x00010000) #define MCF_FBCS_CSMR_BAM_64K (0x00000000) /* Bit definitions and macros for MCF_FBCS_CSCR */ #define MCF_FBCS_CSCR_BSTW (0x00000008) #define MCF_FBCS_CSCR_BSTR (0x00000010) #define MCF_FBCS_CSCR_BEM (0x00000020) #define MCF_FBCS_CSCR_PS(x) (((x)&0x00000003)<<6) #define MCF_FBCS_CSCR_AA (0x00000100) #define MCF_FBCS_CSCR_SBM (0x00000200) #define MCF_FBCS_CSCR_WS(x) (((x)&0x0000003F)<<10) #define MCF_FBCS_CSCR_WRAH(x) (((x)&0x00000003)<<16) #define MCF_FBCS_CSCR_RDAH(x) (((x)&0x00000003)<<18) #define MCF_FBCS_CSCR_ASET(x) (((x)&0x00000003)<<20) #define MCF_FBCS_CSCR_SWSEN (0x00800000) #define MCF_FBCS_CSCR_SWS(x) (((x)&0x0000003F)<<26) #define MCF_FBCS_CSCR_PS_8 (0x0040) #define MCF_FBCS_CSCR_PS_16 (0x0080) #define MCF_FBCS_CSCR_PS_32 (0x0000) /********************************************************************* * * General Purpose I/O (GPIO) * *********************************************************************/ /* Register read/write macros */ #define MCFGPIO_PODR_FECH (0xFC0A4000) #define MCFGPIO_PODR_FECL (0xFC0A4001) #define MCFGPIO_PODR_SSI (0xFC0A4002) #define MCFGPIO_PODR_BUSCTL (0xFC0A4003) #define MCFGPIO_PODR_BE (0xFC0A4004) #define MCFGPIO_PODR_CS (0xFC0A4005) #define MCFGPIO_PODR_PWM (0xFC0A4006) #define MCFGPIO_PODR_FECI2C (0xFC0A4007) #define MCFGPIO_PODR_UART (0xFC0A4009) #define MCFGPIO_PODR_QSPI (0xFC0A400A) #define MCFGPIO_PODR_TIMER (0xFC0A400B) #define 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(0xFC0A4049) #define MCFGPIO_PCLRR_LCDDATAM (0xFC0A404A) #define MCFGPIO_PCLRR_LCDDATAL (0xFC0A404B) #define MCFGPIO_PCLRR_LCDCTLH (0xFC0A404C) #define MCFGPIO_PCLRR_LCDCTLL (0xFC0A404D) #define MCFGPIO_PAR_FEC (0xFC0A4050) #define MCFGPIO_PAR_PWM (0xFC0A4051) #define MCFGPIO_PAR_BUSCTL (0xFC0A4052) #define MCFGPIO_PAR_FECI2C (0xFC0A4053) #define MCFGPIO_PAR_BE (0xFC0A4054) #define MCFGPIO_PAR_CS (0xFC0A4055) #define MCFGPIO_PAR_SSI (0xFC0A4056) #define MCFGPIO_PAR_UART (0xFC0A4058) #define MCFGPIO_PAR_QSPI (0xFC0A405A) #define MCFGPIO_PAR_TIMER (0xFC0A405C) #define MCFGPIO_PAR_LCDDATA (0xFC0A405D) #define MCFGPIO_PAR_LCDCTL (0xFC0A405E) #define MCFGPIO_PAR_IRQ (0xFC0A4060) #define MCFGPIO_MSCR_FLEXBUS (0xFC0A4064) #define MCFGPIO_MSCR_SDRAM (0xFC0A4065) #define MCFGPIO_DSCR_I2C (0xFC0A4068) #define MCFGPIO_DSCR_PWM (0xFC0A4069) #define MCFGPIO_DSCR_FEC (0xFC0A406A) #define MCFGPIO_DSCR_UART (0xFC0A406B) #define MCFGPIO_DSCR_QSPI (0xFC0A406C) #define MCFGPIO_DSCR_TIMER (0xFC0A406D) #define MCFGPIO_DSCR_SSI (0xFC0A406E) #define MCFGPIO_DSCR_LCD (0xFC0A406F) #define MCFGPIO_DSCR_DEBUG (0xFC0A4070) #define MCFGPIO_DSCR_CLKRST (0xFC0A4071) #define MCFGPIO_DSCR_IRQ (0xFC0A4072) /* Bit definitions and macros for MCF_GPIO_PODR_FECH */ #define MCF_GPIO_PODR_FECH_PODR_FECH0 (0x01) #define MCF_GPIO_PODR_FECH_PODR_FECH1 (0x02) #define MCF_GPIO_PODR_FECH_PODR_FECH2 (0x04) #define MCF_GPIO_PODR_FECH_PODR_FECH3 (0x08) #define MCF_GPIO_PODR_FECH_PODR_FECH4 (0x10) #define MCF_GPIO_PODR_FECH_PODR_FECH5 (0x20) #define MCF_GPIO_PODR_FECH_PODR_FECH6 (0x40) #define MCF_GPIO_PODR_FECH_PODR_FECH7 (0x80) /* Bit definitions and macros for MCF_GPIO_PODR_FECL */ #define MCF_GPIO_PODR_FECL_PODR_FECL0 (0x01) #define MCF_GPIO_PODR_FECL_PODR_FECL1 (0x02) #define MCF_GPIO_PODR_FECL_PODR_FECL2 (0x04) #define MCF_GPIO_PODR_FECL_PODR_FECL3 (0x08) #define MCF_GPIO_PODR_FECL_PODR_FECL4 (0x10) #define MCF_GPIO_PODR_FECL_PODR_FECL5 (0x20) #define MCF_GPIO_PODR_FECL_PODR_FECL6 (0x40) #define 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/* Bit definitions and macros for MCF_PLL_PFDR */ #define MCF_PLL_PFDR_MFD(x) (((x)&0xFF)<<0) /********************************************************************* * * System Control Module Registers (SCM) * *********************************************************************/ /* Register read/write macros */ #define MCF_SCM_MPR 0xFC000000 #define MCF_SCM_PACRA 0xFC000020 #define MCF_SCM_PACRB 0xFC000024 #define MCF_SCM_PACRC 0xFC000028 #define MCF_SCM_PACRD 0xFC00002C #define MCF_SCM_PACRE 0xFC000040 #define MCF_SCM_PACRF 0xFC000044 #define MCF_SCM_BCR 0xFC040024 /********************************************************************* * * SDRAM Controller (SDRAMC) * *********************************************************************/ /* Register read/write macros */ #define MCF_SDRAMC_SDMR 0xFC0B8000 #define MCF_SDRAMC_SDCR 0xFC0B8004 #define MCF_SDRAMC_SDCFG1 0xFC0B8008 #define MCF_SDRAMC_SDCFG2 0xFC0B800C #define MCF_SDRAMC_LIMP_FIX 0xFC0B8080 #define MCF_SDRAMC_SDDS 0xFC0B8100 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(0x80000000) #define MCF_SDRAMC_SDCR_PS_16 (0x00002000) #define MCF_SDRAMC_SDCR_PS_32 (0x00000000) /* Bit definitions and macros for MCF_SDRAMC_SDCFG1 */ #define MCF_SDRAMC_SDCFG1_WTLAT(x) (((x)&0x00000007)<<4) #define MCF_SDRAMC_SDCFG1_REF2ACT(x) (((x)&0x0000000F)<<8) #define MCF_SDRAMC_SDCFG1_PRE2ACT(x) (((x)&0x00000007)<<12) #define MCF_SDRAMC_SDCFG1_ACT2RW(x) (((x)&0x00000007)<<16) #define MCF_SDRAMC_SDCFG1_RDLAT(x) (((x)&0x0000000F)<<20) #define MCF_SDRAMC_SDCFG1_SWT2RD(x) (((x)&0x00000007)<<24) #define MCF_SDRAMC_SDCFG1_SRD2RW(x) (((x)&0x0000000F)<<28) /* Bit definitions and macros for MCF_SDRAMC_SDCFG2 */ #define MCF_SDRAMC_SDCFG2_BL(x) (((x)&0x0000000F)<<16) #define MCF_SDRAMC_SDCFG2_BRD2WT(x) (((x)&0x0000000F)<<20) #define MCF_SDRAMC_SDCFG2_BWT2RW(x) (((x)&0x0000000F)<<24) #define MCF_SDRAMC_SDCFG2_BRD2PRE(x) (((x)&0x0000000F)<<28) /* Device Errata - LIMP mode work around */ #define MCF_SDRAMC_REFRESH (0x40000000) /* Bit definitions and macros for MCF_SDRAMC_SDDS */ #define MCF_SDRAMC_SDDS_SB_D(x) (((x)&0x00000003)<<0) #define MCF_SDRAMC_SDDS_SB_S(x) (((x)&0x00000003)<<2) #define MCF_SDRAMC_SDDS_SB_A(x) (((x)&0x00000003)<<4) #define MCF_SDRAMC_SDDS_SB_C(x) (((x)&0x00000003)<<6) #define MCF_SDRAMC_SDDS_SB_E(x) (((x)&0x00000003)<<8) /* Bit definitions and macros for MCF_SDRAMC_SDCS */ #define MCF_SDRAMC_SDCS_CSSZ(x) (((x)&0x0000001F)<<0) #define MCF_SDRAMC_SDCS_BASE(x) (((x)&0x00000FFF)<<20) #define MCF_SDRAMC_SDCS_BA(x) ((x)&0xFFF00000) #define MCF_SDRAMC_SDCS_CSSZ_DIABLE (0x00000000) #define MCF_SDRAMC_SDCS_CSSZ_1MBYTE (0x00000013) #define MCF_SDRAMC_SDCS_CSSZ_2MBYTE (0x00000014) #define MCF_SDRAMC_SDCS_CSSZ_4MBYTE (0x00000015) #define MCF_SDRAMC_SDCS_CSSZ_8MBYTE (0x00000016) #define MCF_SDRAMC_SDCS_CSSZ_16MBYTE (0x00000017) #define MCF_SDRAMC_SDCS_CSSZ_32MBYTE (0x00000018) #define MCF_SDRAMC_SDCS_CSSZ_64MBYTE (0x00000019) #define MCF_SDRAMC_SDCS_CSSZ_128MBYTE (0x0000001A) #define MCF_SDRAMC_SDCS_CSSZ_256MBYTE (0x0000001B) #define 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