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Oded Gabbay 619 100.00% 2 100.00%
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 * All Rights Reserved.
 *
 */

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 ************************************/

#ifndef ASIC_REG_PCIE_DEC0_CMD_MASKS_H_
#define ASIC_REG_PCIE_DEC0_CMD_MASKS_H_

/*
 *****************************************
 *   PCIE_DEC0_CMD
 *   (Prototype: VSI_CMD)
 *****************************************
 */

/* PCIE_DEC0_CMD_SWREG0 */
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/* PCIE_DEC0_CMD_SWREG1 */
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/* PCIE_DEC0_CMD_SWREG2 */
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#define PCIE_DEC0_CMD_SWREG2_SW_EXT_NORM_INTR_SRC_MASK 0xFFFF
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/* PCIE_DEC0_CMD_SWREG3 */
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/* PCIE_DEC0_CMD_SWREG4 */
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/* PCIE_DEC0_CMD_SWREG5 */
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/* PCIE_DEC0_CMD_SWREG6 */
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/* PCIE_DEC0_CMD_SWREG7 */
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/* PCIE_DEC0_CMD_SWREG8 */
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/* PCIE_DEC0_CMD_SWREG9 */
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/* PCIE_DEC0_CMD_SWREG10 */
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/* PCIE_DEC0_CMD_SWREG11 */
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/* PCIE_DEC0_CMD_SWREG12 */
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/* PCIE_DEC0_CMD_SWREG13 */
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/* PCIE_DEC0_CMD_SWREG14 */
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/* PCIE_DEC0_CMD_SWREG15 */
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/* PCIE_DEC0_CMD_SWREG16 */
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/* PCIE_DEC0_CMD_SWREG17 */
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/* PCIE_DEC0_CMD_SWREG18 */
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#define PCIE_DEC0_CMD_SWREG18_SW_IRQ_ENDCMD_EN_MASK 0x1
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#define PCIE_DEC0_CMD_SWREG18_SW_IRQ_ABORT_EN_MASK 0x10
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#define PCIE_DEC0_CMD_SWREG18_SW_IRQ_JMP_EN_MASK 0x40
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/* PCIE_DEC0_CMD_SWREG19 */
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/* PCIE_DEC0_CMD_SWREG20 */
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/* PCIE_DEC0_CMD_SWREG21 */
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#define PCIE_DEC0_CMD_SWREG21_SW_CMDBUF_EXE_ADDR_MSB_MASK 0xFFFFFFFF

/* PCIE_DEC0_CMD_SWREG22 */
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#define PCIE_DEC0_CMD_SWREG22_SW_CMDBUF_EXE_LENGTH_MASK 0xFFFF
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/* PCIE_DEC0_CMD_SWREG23 */
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#define PCIE_DEC0_CMD_SWREG23_SW_AXI_ID_WR_MASK 0xFF
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#define PCIE_DEC0_CMD_SWREG23_SW_MAX_BURST_LEN_MASK 0xFF0000
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#define PCIE_DEC0_CMD_SWREG23_SW_CMD_SWAP_MASK 0xF0000000

/* PCIE_DEC0_CMD_SWREG24 */
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#define PCIE_DEC0_CMD_SWREG24_SW_RDY_CMDBUF_COUNT_MASK 0xFFFFFFFF

/* PCIE_DEC0_CMD_SWREG25 */
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#define PCIE_DEC0_CMD_SWREG25_SW_EXT_NORM_INTR_GATE_MASK 0xFFFF
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#define PCIE_DEC0_CMD_SWREG25_SW_EXT_ABN_INTR_GATE_MASK 0xFFFF0000

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#define PCIE_DEC0_CMD_SWREG26_SW_CMDBUF_EXE_ID_MASK 0xFFFFFFFF

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/* PCIE_DEC0_CMD_SWREG67 */
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#define PCIE_DEC0_CMD_SWREG67_SW_DUMMY3_MASK 0xFFFFFFFF

#endif /* ASIC_REG_PCIE_DEC0_CMD_MASKS_H_ */